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ELSYS Design · 16天前 · 来源 公开招聘平台
STAGE : Vérification SoC/FPGA - SV/UVM vs. VUnit F/H
Cesson-Sévigné, Rennes办公方式未标注
实习Internship
薪资未披露
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Ghost Job 检测🛡 申请链接 核验有效
信号由后台自动核验生成，仅供参考；判断权在你。设计案：GHOST-JOB-P1
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项目描述 ELSYS Design 目前正在参与多个面向不同行业（汽车、物联网、航空航天）客户的片上系统(SoC)模块验证项目。随着验证实践的发展，我们的业务团队希望评估不同验证方法的有效性和相关性，特别是SystemVerilog/UVM和VUnit（基于Python的开源环境验证）。本实习提议进行一项研究...
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职位描述 · 原文
Description du sujet ELSYS Design participe actuellement à plusieurs projets de Vérification de moduleSystem On Chip (SoC) pour ses clients dans divers secteurs (Automobile, IoT, Aéronautique). Dans le cadre de l’évolution des pratiques de vérification, notre équipe Métier souhaite évaluer l’efficacité et la pertinence de différentes méthodologies de vérification, notamment SystemVerilog/UVM et VUnit (Vérification basée sur un environnement open-source en Python). Ce stage propose une étude com…
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公司 · Company
ELSYS Design
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Cesson-Sévigné, Rennes来源：公开招聘平台
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